作者a29465071 (GaTaoMa)
看板Electronics
标题[问题] PowerOnReset电路设计问题
时间Sun Sep 22 13:13:56 2019
各位前辈好
小弟刚开始练习Layout
遇到一点瓶颈
https://i.imgur.com/W06BRkj.png
https://i.imgur.com/QFR8P8S.png
在教育部2012年的CIC竞赛题目
这题目标是要让VDD到达最大电位後
VOUT延迟1us输出电压
但整个电路左上角的类inverter
我们不太清楚这样设计的用途是什麽
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 140.125.44.12 (台湾)
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1569129238.A.9FE.html
1F：推 cebelas: I充C 上面那个I是VDD拉起来充C过Threahold後才会开後面 09/22 13:36
2F：→ cebelas: 的第二组I充C 09/22 13:36
3F：→ a29465071: 上面那组的C是？ 我们的理解是PMOS的GS同电位就没有 09/22 13:50
4F：→ a29465071: 导通，就变得後面都不知道要怎麽去设定MOS的W/L 09/22 13:50
5F：→ samm3320: 为了确保reset所有register的时候，vdd已经足够高到不会 09/22 18:13
6F：→ samm3320: reset失败 09/22 18:13
7F：→ smartbit: 那是GD相接 09/22 21:57
8F：→ smartbit: 这个电路大概量产问题很大，看看就好 09/22 21:57