作者dinex ()
看板Electronics
标题[问题] Converter的电流控制模式中Latch的用意?
时间Wed Dec 18 23:41:44 2019
看了很多文献还是不太了...
在dc-dc converter中，如果是使用电流控制模式(Current Control Mode)
会使用latch来控制Power MOS的开关(如下图的SR Latch)
https://images.app.goo.gl/836dixk1qerzB5iJ6
这边想问的是 为何会想使用SR Latch呢?
毕竟周期是由Clock控制 duty cycle则由vc决定何时关闭Power MOS
那会想使用SR Latch的意义是什麽呢?
先谢谢大家了!
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 112.104.141.82 (台湾)
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1F：推 sma1033: 纯靠duty cycle来控制的话一个毛杂讯就会让你开关跳到死12/19 00:19
2F：→ sma1033: 更别说开关自己在切换的时候，自己就会发出电磁杂讯了12/19 00:19
3F：→ yugi2567: denounce12/19 00:37
谢谢大大 那再请教一下
为何不用迟滞的比较器呢？
毕竟迟滞也是能避免杂讯来回切换
※ 编辑: dinex (223.136.98.227 台湾), 12/19/2019 11:14:43
4F：→ envy0814: 那你能保证你的迟滞完全没杂讯吗12/19 12:08
5F：推 ping870224: Debounce用的12/19 12:15
6F：→ yugi2567: threshold抓多大12/19 12:33
那对SR Latch而言 S或R也可能受杂讯影响被误判成1吧？不知道我有没有想错...
※ 编辑: dinex (223.136.98.227 台湾), 12/19/2019 13:46:52
7F：推 ping870224: 应该是说Latch就是为了抗杂讯的 接了还有问题那可能你 12/19 13:58
8F：→ ping870224: 电路杂讯比正常讯号还多了 这样很有问题 有错请纠 12/19 13:58
9F：→ ping870224: 正 12/19 13:58
10F：推 cebelas: 你可以用其他种方式实现 杂讯的问题可以靠很多方式trade 12/19 14:38
11F：→ cebelas: off: 加大Ramp BW放很低 之类的 没人规定一定要过SR Lat 12/19 14:38
12F：→ cebelas: ch 如果Const frequency peak current mode 要Latch 滤 12/19 14:38
13F：→ cebelas: 杂讯 那为什麽CMCOT or RBCOT 甚至Intel FIVR, Dialog pw 12/19 14:38
14F：→ cebelas: r SiP 这种高速 甚至非定频的设计都没过Latch? 12/19 14:38
15F：推 cebelas: 一个控制的架构有N种实现方式 先了解行为 知道放latch优 12/19 14:41
16F：→ cebelas: 点是什麽 缺点是什麽 然後定性定量描述 不然书上的架构 12/19 14:41
17F：→ cebelas: 有时候也是历史因素留下来的 TI有位大师在2015 ESSCCIRC 12/19 14:41
18F：→ cebelas: 讲power ic时 就提过一堆 他们开发控制架构上留下的历史 12/19 14:41
19F：→ cebelas: 因素 12/19 14:41
20F：推 cebelas: 反过来问 加了latch 不做blanking time 对上桥sensing下 12/19 14:43
21F：→ cebelas: 来的bouncing noise（不做deQ)谁好谁坏？ 12/19 14:43