作者pttaaaaaaaaa (A9)
看板Electronics
标题[问题] Verilog-a有无non-block的对应写法?
时间Sat Mar 21 23:45:57 2020
各位大大 晚安!!!
最近想把verilog的一小部分用Verilog-a来实现，简化code如下:
@cross(ck, 1)
begin
if (i=7)
begin
A=B;
C=A;
end
end
结果显示在一个cycle他就把B丢到C去了，但我想他要的功能是下一个cycle才进去C。
因此想请教各位，verilog-a如果想达到verilog的non-block写法有对应的写法吗?
谢谢
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1F：推 timmerix: 你把A=B和C=A交换顺序看看 03/22 03:24
※ 编辑: pttaaaaaaaaa (114.32.196.174 台湾), 03/22/2020 04:34:36
2F：→ pttaaaaaaaaa: 我试试看~谢谢 03/22 04:52