各位前辈好，虽然我已经写了 verilog 几个学期了，但是以前都是用 modelsim 跑测资 档。殊不知，这学期开始要用 quartus ii 合成，才发现原来我一直都是带着错误观念写 错的程式。 目前我遇到的问题是，在 modelsim 能编译过，而且测资档也能过。拿到 quartus 合成 的时候，也成功，但是喷一堆警告。然後如果不理会警告，把生成的 .vo 和 .sdo 再那 去 modelsim 跑测资发现输出都是 xxxxxx。所以我想应该是合成出错的东西了。 希望各位前辈如果有空的话，稍微帮我看一下我的 verilog 哪里有严重的疏失。以下是 8 bit 的无号除法器，用组合电路写的。(附上排版比较好的连结 https://ideone.com/PITrCL) 程式码: `timescale 1ns / 10ps module div(out, in1, in2, dbz); parameter width = 8; input [width-1:0] in1; // Dividend input [width-1:0] in2; // Divisor output reg [width-1:0] out; // Quotient output reg dbz; reg [3:0] it; reg [width * 2 - 1:0] dividen; reg [width * 2 - 1:0] diviser[8:0]; reg [width - 1:0] q; reg res1, res2, res3; initial begin res1 = 0; res2 = 0; res3 = 0; it = 0; end always@(in1 or in2)begin if(!{in2,{width{1'b0}}})begin dbz = 1; end else if(!{{width{1'b0}},in1}) begin dbz = 0; end else begin dbz = 0; res1 = ~res1; end end always@(res3 or res1)begin if(it == 0)begin diviser[0] = {in2,{width{1'b0}}}; dividen = {{width{1'b0}},in1}; end else begin diviser[0] = diviser[0]; dividen = dividen; end if(it < 9)begin if(!dividen && !it)begin out = 0; end else if(dividen >= diviser[it])begin dividen = dividen - diviser[it]; q[width - it] = 1; diviser[it + 1] = diviser[it]>>1; res2 = ~res2; end else begin q[width - it] = 0; diviser[it + 1] = diviser[it]>>1; res2 = ~res2; end end else begin out = q; res2 = ~res2; end end always@(res2)begin #1 if(it==9)begin it = 0; res3 = res3; end else begin it = it + 1'b1; res3 = ~res3; end end endmodule 演算法主要是除数和被除数相比，来决定商是0或1，每次商左移一格，除数右移一格。It 纪录移动的次数，最多八次。 稍後我在留言附上我在 quartus 合成的警告，我有查过相似的状况，但改了之後警告都 没少。 我尝试过的改动: 1. if else 没写满，可能产生 latch 2. if 出现的变数在 else 也要出现 现在这里谢谢各位的帮忙。 --

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