作者b20415 (b20415)
看板Electronics
标题[问题] ncverilog 指令 （ncseq_udp_delay)
时间Tue Jul 21 19:59:59 2020
各位大大好，
小弟的电路因为有一部分是属於gate level
所以需要在ncverilog後面加上这个指令 ncseq_udp_delay+1ns来避免假的hold time影响
电路的行为
但就在加入这个指令後，发现#delay的作用全消失了
例如：
assign #1 A = B;
这个A就完全与B切齐
但如果是reg
A <= #1 B;
这种就完全正常，有delay的功能
感觉#delay用在wire上被无效化了
想请问大大们有人知道这个指令的实际功用 以及 对#delay的影响吗？
网路上只能查到是赋予UDP时序电路一个delay而已
谢谢各位！
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1F：→ hank821017: 试了一下 改用-add_seq_delay 1ns可以保住原本的delay07/22 00:00
2F：推 mmonkeyboyy: udp跟latch/ff 有关的07/22 10:34
3F：推 mmonkeyboyy: 我在想是不是它自带有把#取消的功能 因为两个有冲突07/22 10:40
4F：→ mmonkeyboyy: 一般我会在postsim用 再把 delay取消07/22 10:41
5F：→ mmonkeyboyy: 所以你看到的delay 就是 ff来的07/22 10:41
6F：→ mmonkeyboyy: +2ns 然後看是不是delay其实是变 2ns07/22 10:42
7F：→ mmonkeyboyy: 就代表你所有的#都被取消了07/22 10:42
8F：→ b20415: 谢谢各位的回覆，已知这个设定会使inter-assignment delay08/10 19:59
9F：→ b20415: 失效08/10 19:59
10F：→ b20415: 後来的解法是使用1F大大说的，-add_seq_delay hierarchy<time>，08/10
20:01
11F：→ b20415: 让部分module吃到#delay设定就好08/10 20:01
※ 编辑: b20415 (114.137.167.247 台湾), 08/10/2020 20:01:45
※ 编辑: b20415 (114.137.167.247 台湾), 08/10/2020 20:02:31
※ 编辑: b20415 (114.137.177.60 台湾), 08/11/2020 09:48:23