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看板Electronics
标题[问题] D Flip-Flop 的Tpcq是全由Slave Latch决定吗?
时间Sun Oct 30 19:50:38 2022
小弟目前在研究关於D Flip-Flop的相关方向
主要大概是分析Process Variation对於D Flip-Flop时序的影响
「当我们将DFF拆成M-S Latch後
会发现可能因制程上的随机变异(Random Process Variation)
造成这两颗Latch有些微差异，将探讨是否影响时序」
现在遇到一件很少人讨论也很少人研究的问题
现在是想要跟高手们确认一点观念的问题
问题的描述大概是:(
请先忽略Clock的issues，假设为理想)
举正缘触发的DFF来说，当Clk=0时会将D端的讯号传到Master Latch的Q(本篇称为Qm)
接着等CLK=1的时候才会送到Slave Latch的Q(本篇称Qs)，也就是DFF的Output
因此(搭配图示)
https://imgur.com/ZPPh4un.jpg
是不是能代表Clock To Q的Propagation Delay完全是只由Slave Latch决定
即使Master+前级电路Delay再大，只要能在Positive Edge起来前将D的值送到Qm就好
毕竟如果D到Qm这段Delay太大，导致Slave Latch无法顺利接收到，就代表这颗DFF坏了
如果有错还请高手指点
谢谢大家
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 150.117.226.58 (台湾)
※ 文章网址: https://webptt.com/cn.aspx?n=bbs/Electronics/M.1667130644.A.FA2.html
※ 编辑: PPTplayer (150.117.226.58 台湾), 10/30/2022 19:51:44
※ 编辑: PPTplayer (150.117.226.58 台湾), 10/30/2022 20:12:01
1F：→ samm3320: 不太确定你想干嘛，但你去跑setup/hold time加montecar 10/30 20:21
2F：→ samm3320: lo应该能cover两个latch的些微差异吧10/30 20:21
目前就是想要确定
是否Tpcq是由Slave Latch的delay决定
也就是说Clk被拉起来後Q的传送时间只需参考slave latch的就好
3F：→ samm3320: Clock to a由slave决定没错，master上半周已经进来了10/30 20:24
4F：→ samm3320: Clock to q10/30 20:24
谢谢！
5F：→ FTICR: 路过顺便请问，PUF (physical unclonable function)就是用 10/30 20:31
6F：→ FTICR: 类似这种原理来实现的?10/30 20:32
是哦，主要就是利用Random Process Variation来产生CRPs
※ 编辑: PPTplayer (150.117.226.58 台湾), 10/30/2022 20:43:55
7F：推 avincent60: 除非第一级的DFF充放电速度太慢，第二级来不及setup， 10/31 09:16
8F：→ avincent60: 否则delay时间的确是由第二级决定 10/31 09:16
9F：推 FTICR: 谢谢！ 10/31 17:30