作者beginner0602 (A'N'D小宇宙)
看板Electronics
标题[问题] Layout多电压源问题请教
时间Sat Jan 21 10:10:39 2023
各位高手前辈们好
想请教几个问题如下
1.
Layout电路有3个电压源分别为3.3V/-3.3V/1.8V
想请教会建议把-3.3V还是0V用DNW围起来比较好，还是没有差别
目前把-3.3V围DNW(使用较少)，这样PMOS的NW外圈围的guardring是0V，防止寄生路径的
效果会比较差吗？
2.
如果讯号可能超过正负3.3，那DNW的间距取DRC最小距离会不会有还是latch up的风险
感谢！
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1F：→ samm3320: 你操作没超过工厂的约定范围照drc 不会出事吧 01/21 10:33
2F：→ a86692472: 请参考fab文件，看NW-SUB and DNW-SUB 的电压操作范围 01/21 14:21
3F：→ a86692472: 未看先猜是3.3V，然後RA给1.1*VDD 01/21 14:21
4F：→ a86692472: 所以就你目前提供的资讯，结论就是你先接0V 01/21 14:21
5F：→ a86692472: 然後，讨论PMOS的NW和寄生路径， 01/21 14:30
6F：→ a86692472: 建议画个cross section 来讨论，有点抓不到你的问题 01/21 14:30
7F：→ a86692472: 2. 大电压夹插的确更容易trigger latchup 01/21 14:35
8F：→ a86692472: 你的确可以用拉开距离降低风险， 01/21 14:35
9F：→ a86692472: 或是适当地增加保护电路 01/21 14:35
10F：→ samm3320: 超过了你需要下key才知道 01/21 15:07
11F：→ samm3320: 或是厂愿意跟你透露更多实验数据 01/21 15:08
12F：→ beginner0602: 感谢解答！第一个问题主要是P-sub的电位选用0v或-3. 01/21 16:02
13F：→ beginner0602: 3v对於PMOS间的防护能力会有差异吗？ 01/21 16:02
14F：推 andyping: 通常dnw距离较大 lup rule怕违反 有可能是poly根数问题 01/21 17:40
15F：→ andyping: 或是没有在适当距离围guardring 01/21 17:40
16F：→ linda1518b: Psub如果0V,但NW接-3.3，这颗Parasitic diode就导通啦 03/11 15:24
17F：→ linda1518b: ；但Psub如果接最负，就可以避免parasitic diode很容 03/11 15:24
18F：→ linda1518b: 易被turn on 03/11 15:24