作者trueclamp ()
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标题Re: [理工] [电子]-TTL逻辑第三态
时间Sat Oct 17 14:48:25 2009
※ 引述《fairwarning (一轮明月与蓝夜!!)》之铭言:
: [电路图]
: http://www.wretch.cc/album/show.php?i=fairwarning&b=63&f=1738117110&p=1
: 请问当 tristate 输入"低"电位时..
: Q5饱和 Q6截止 Q7饱和 D2导通 Q1饱和 Q2截止 Q4截止 Q3截止 输出Y为高阻态
: 请问为何Q7会饱和呢?
: 个人错误想法如下:
: 当输入低电位 Q5饱和 Q6截止.. 所以我把Q6的C端与E端遮住不要看...
: 假设D2导通(请问是因为Q6的C端与Q7的B端上方那个5V因而导通吗?)
: 若D2导通假设成立..Q7的B端为1.4V..但之後为何Q7会饱和呢?
: 因为我的参考书是直接写Q7的C端为0.9V...进而让Q4截止...
: 参考书是有描述Q4截止的原因..我也大致了解..
: 但前提是在...假设我已经接受Q7是饱和的情况...
: 请问大家..为什麽Q7会饱和呢?想很久....还是不懂...
: 请大家帮帮忙.. 谢谢大家!! 谢谢!!
这个电路先暂时兵分二路来看:
首先看下半部,tristate为low,使得Q1饱和,Q1的collector为0.2V
0.2V推不动Q2,所以Q2为cutoff,因此Q2的emitter current为零
(为求视觉方便,暂时先把Q2擦掉)
再看grond - 1K Resistance - Q3 - ground 这个回路,很明显Q3为cutoff
既然Q3为cutoff没有current,导致Q4也是cutoff
(为求视觉方便,暂时先把Q4擦掉)
无current的情况下,感觉很像open circuit,於是说Y是High impedance
在此你先想一下,如果没有Q7的存在,会发生什麽事?
(无关答案,纯思考电路设计)
从上半部电路来看,tristate为low,使得Q5饱和,Q5的collector为0.2V
0.2V推不动Q6,所以Q6为cutoff (一样为求视觉方便,暂时先把Q6擦掉)
看 +5V - 4K resistance - Q7 - D2 - ground 这个回路
D2一定是ON,而且Q7的EBJ一定也是forward,於是Q7的base voltage为1.4V
可以计算出Q7的base current为0.9mA
目前为止只知道Q7的EBJ是forward,但是不确定是active or saturation
这时候回到BJT operation的假设和验证:
如果假设BJT为active,那麽就要验证CBJ是不是reverse
如果假设BJT为saturation,那麽就要验证collector current < β * base current
我先假设BJT为active,又假设β=50,得到Q7的collector current为45mA
(其实这时候就要感觉电流太大了,但是先不管继续算下去)
45mA的current只能流过1.6K resistance,使得Q7的collector voltage为-67V
很明显假设错误,所以再假设Q7是saturation,於是Q7的collector voltage为0.9V
之後去计算Q7的collector current,确实满足collector current < β * base current
因此可以知道Q7是saturation
重新再看一下整个完整的电路(擦掉的部份复原)
现在我把+5V、4K、Q6、D2、Q7全部擦掉,改成一个diode去连接
Anode接到VB那个node,Cathode接到Q5的collector,一样会导致VB = 0.9V
而且Y也是High impedance
(慧慈:Oh My God~)
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失去的永远都追不回来了,不过,我一定会继续奋斗
我会实践对你的承诺,并且弥补自己心中的缺憾
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莱茵哈特
<银河英雄传说>
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.113.191.230
1F:推 fairwarning:好详细喔..谢谢您的帮忙!! 10/18 19:32