请问SiS synthesizer在下完commmand後 会有任何output file吗? 已Synopsys Design Compiler来说 verilog经过合成後会产生一个 gate level的netlist file 那麽SiS 会产生合成结果的档案吗? 还是只是秀出合成後的硬体资讯呢? 以ISCAS'85 的c17.blif来说 以下是我下的commands以及跑出的结果 sis>read_blif C17.blif sis>source script sis>full_simplify sis>source script.rugged sis>rlib lib2.genlib sis>map -s >>>before removing serial inverters <<< # of outputs: 2 total gate area: 7424.00 maximum arrival time: (3.50,3.01) maximum po slack: (-3.11,-2.31) minimum po slack: (-6.61,-5.32) # of failing outputs: 2 >>>before removing parallel inverters <<< # of outputs: 2 total gate area: 7424.00 maximum arrival time: (3.50,3.01) maximum po slack: (-3.11,-2.31) minimum po slack: (-6.61,-5.32) # of failing outputs: 2 # of outputs: 2 total gate area: 7424.00 maximum arrival time: (3.50,3.01) maximum po slack: (-3.11,-2.31) minimum po slack: (-6.61,-5.32) # of failing outputs: 2 最後几行应该是和成後的硬体资讯 因为c17为一个最佳化的电路了 所以最後结果如:area等...资讯都和之前一样是必然的 但是除了这些硬体资讯外是否还有其他output file呢? 或是说经过sis tool的synthesis後原始的.blif档 会被盖掉? 请有使用过sis tool的版友可以为我解答吗? 因为实验室学长之前都没有用过sis 老板请我把它try会 不过看他里面的sis paper好像也得不到太多资讯 让我头很大:( --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 140.117.168.125