※ [本文转录自 candog 信箱] 作者: [email protected] ("FireBolt") 标题: [心得] 积体电路设计实习 马锡彬 黄元豪 黄柏钧 谢志成 时间: Wed Feb 15 01:36:58 2017 作者: chjh20223 (从从) 站内: nthu.course 标题: [心得] 积体电路设计实习 马锡彬 黄元豪 黄柏钧 谢志成 时间: 2013/01/10 Thu 21:05:39 课名：积体电路设计实习 IC Design Laboratory 科号：EE 429200 老师：马席彬 黄元豪 黄柏钧 谢志成 课本：上课讲义 课别：电机系选修 电资院学士班选修 (跨院系)晶片系统商管学分学程 (跨院系)积体电 路设计学分学程 学分：3 凉度：★★★ 甜度：★★★★★ 建议先修课程：积体电路设计导论 逻辑设计实验 课程内容\简介： 1.实习整体简介。 2.Verilog RTL简介。 3.逻辑合成。 4.积体电路实体设计。 5.布局後验证。 6.电晶体级电路模拟。 7.客制化布局及验证。 8.期末整合专题-类比数位转换器实作。 上课方式： 这堂课十分特别是由四位教授接力完成一个学期的设计制作 四位教授都以投影片介绍为主 但多数时间是要同学自行在上课时间到工作站使用软体 前半部属於Verilog合成数位IC的部分 以及如何将数位IC的layout利用软体自动转出来 後半部属於Full-custiom类比IC的部分 主要会是在时间花在手动画layout上面 简单来说这是一门融合逻辑设计以及积体电路设计导论(VLSI)的课程 主要目的是要让同学熟悉IC设计软体的使用 对於精通VLSI跟Verilog的同学不算是一门很重的课 给分：甜到翻 labs 75%, project 25% lab共有四个部份(DF DB AF AB) (DF*4+DB*3+AF*3+AB*4)/14*75%+project*25%=总成绩 基本上做出来就有分 分数通常都很棒 考试作业型态： 四位教授都有各自的作业 第一次作业是用硬体描述语言做一个倒数计时器(电子钟简化版) 第二次作业利用软体将第一次的作业layout转出来 第三次作业为类比部分Presim设计电路 第四次作业为类比部分画Layout以及跑Posim模拟 无考试 学期末有一个两人为一组的final project 只要学期中有认真做 最後的project大概也完成的差不多了 老师的喜好、个性： 四位教授各有特色XD 来听看看就知道 给加签吗? 印象中没满 总成绩/班上排名：92(A+) 等级制 百分制 人数 百分比 　　A+ 90 100 30 71.4% 　　A 85 89 8 19.0% 　　A- 80 84 3 7.1% 　　B+ 77 79 0 0.0% 　　B 73 76 0 0.0% 　　B- 70 72 0 0.0% 　　C+ 67 69 0 0.0% 　　C 63 66 1 2.4% 　　C- 60 62 0 0.0% 　　D 50 59 0 0.0% 　　F 1 49 0 0.0% 　　X 0 0 0 0.0% -- ▂_＿ˍ（_▇▆' * ◣_ ◣◢▆▇ ▁_ ▄▆▇。.枫桥驿站．telnet://imaple.tw◆◣} =▁ ▔﹊￣ *. ▆川@▋ ▃▔ ▂~+ ◤丑 ￣▃▂▁▂。▁▂ˍ_◢〢_▇.* ├=rom：140.114.22.16 ﹊￣﹊￣￣﹊﹊￣￣﹊￣﹊￣￣﹊@人￣￣﹊￣﹊￣￣﹊﹊￣￣﹊﹊￣￣﹊﹊￣﹊￣ △ urbanboy：推~:D 01/11 01:33olwh

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