作者FaXin (霏歆)
看板Programming
标题[问题] 数位逻辑设计程式问题
时间Fri Oct 26 12:46:50 2007
下面是个16位元加法器 要在module HalfAdder这个副程式下面多加1个XOR跟1个数值
使这个16位元加法器能够改成16位元减法器 有哪为大大能够帮助我QQ 我改了都变成乱码
module sixteen(A,B,S);
input [15:0] A,B;
output [15:0] S;
wire [15:0] C,Ci;
assign Ci[0]=1'b0;
HalfAdder H0(A[0],B[0],Ci[0],S[0],C[0]);
HalfAdder H0(A[1],B[1],C[0],S[1],C[1]);
HalfAdder H0(A[2],B[2],C[1],S[2],C[2]);
HalfAdder H0(A[3],B[3],C[2],S[3],C[3]);
HalfAdder H0(A[4],B[4],C[3],S[4],C[4]);
HalfAdder H0(A[5],B[5],C[4],S[5],C[5]);
HalfAdder H0(A[6],B[6],C[5],S[6],C[6]);
HalfAdder H0(A[7],B[7],C[6],S[7],C[7]);
HalfAdder H0(A[8],B[8],C[7],S[8],C[8]);
HalfAdder H0(A[9],B[9],C[8],S[9],C[9]);
HalfAdder H0(A[10],B[10],C[9],S[10],C[10]);
HalfAdder H0(A[11],B[11],C[10],S[11],C[11]);
HalfAdder H0(A[12],B[12],C[11],S[12],C[12]);
HalfAdder H0(A[13],B[13],C[12],S[13],C[13]);
HalfAdder H0(A[14],B[14],C[13],S[14],C[14]);
HalfAdder H0(A[15],B[15],C[14],S[15],C[15]);
endmodule
module HalfAdder(A,B,Ci,S,C);
input A,B,Ci;
output S,C;
wire x1,x2,x3;
xor (S,A,B,Ci);
and (x1,A,B);
and (x2,A,Ci);
and (x3,B,Ci);
or (C,x1,x2,x3);
endmodule
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◆ From: 61.229.193.239
1F：→ final01:严格来讲VHDL好像不算程式语言 140.134.204.60 10/26 17:57
2F：→ Stuber:楼上的是verilog 语言 122.124.9.59 10/26 23:08
3F：推 fevg:观念依样阿 其实仔细看 连外表都很像!122.116.230.132 10/28 03:23
4F：→ fevg:可能多了一些时序的概念122.116.230.132 10/28 03:24