作者SILee (WaLiLe)
看板Programming
标题Re: [问题]verilog / vhdl
时间Tue Oct 30 19:08:16 2007
※ 引述《markchen ()》之铭言：
: 关於这类型的问题 可以在这里问吗！？
: 不知道该在那里问？
: verilog 好像可以用modelsim模拟 但在写入晶片的软体是用什麽！？
关於Verilog的问题可以去Electronics版讨论
这种HDL的语言来Programming版问还蛮奇怪的
毕竟写HDL的的思维方式跟一般的programming language不太一样
hardware的动作是所有devices同步在动的
software的动作是一个指令接一个指令sequential在跑的
而且HDL要写的好还要考虑到synthesis和layout的问题
这类的问题要经验老道的hardware designer才会解答
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 61.59.105.115
※ 编辑: SILee 来自: 61.59.105.115 (10/30 19:12)
※ 编辑: SILee 来自: 61.59.105.115 (10/30 19:12)