作者SILee (WaLiLe)
看板Programming
标题Re: [问题] VERILOG/VHDL 现在用的除法
时间Wed Dec 12 20:36:47 2007
※ 引述《thereocr (洋葱)》之铭言：
: 请问各位大大 在VHDL中现在用的除法要怎麽写
: 听说只需要3-5行就可以写出来了~可是我怎麽找都找不到这总方法
这要看你想怎麽做喔
其实现在的EDA/CAD tool都可以直接帮你把乘法器和除法器synthesis出来了
而且这些现成的乘除法器是经过无数工程师测试与评估过的最佳版本
除非你对你的电路有什麽特殊需求或者是你自己发明了一种快速除法器想要验证
不然的话建议还是直接写成 a<=b/c; 就好了
尤其是要烧FPGA做prototyping用的code
现在的FPGA几乎都有内建这些基本的ALU在里面了
所以直接让tools帮你处理这些问题
synthesis出来的电路效能和gate count
99%会比你自己慢慢刻还好很多
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 61.59.105.115
※ 编辑: SILee 来自: 61.59.105.115 (12/12 20:37)