作者ytc01286 (心如饮水冷暖自知)
看板Programming
标题[问题] 有关除法器的问题
时间Sun May 18 00:22:26 2008
小弟不才
我用的是QUARTUS II 这套软体
想知道那边出错 因为跑波形的时候GCD的四个register都显示不出来
希望能帮我修正
以下为程式码:
module dividor(GCD, start, x1, x2);
output[3:0] GCD;
input start;
input[3:0] x1, x2;
reg[1:0] state;
reg[3:0] u, v;
reg[3:0] GCD;
always @(start)
case (state)
2'b00:
if(start) begin
u <= x1;
v <= x2;
state <= 2'b01;
end
2'b01:
if(u > v)
u <= u - v;
else
state <= 2'b10;
2'b10:
if(u==v) begin
GCD <= u;
state <= 2'b11;
end
else begin
v <= v - u;
state <= 2'b01;
end
2'b11: begin end
endcase
endmodule
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◆ From: 61.224.150.4
1F：推 world9918:always底下的case前後是不是要有 220.136.12.111 05/18 01:25
2F：→ world9918:begin和end啊? 220.136.12.111 05/18 01:26
3F：→ scaaa:Verilog不是凑出波形就可以的... 122.121.183.47 05/18 08:53
4F：推 Leadgen:x1, x2也要加入list里面。 140.113.96.175 05/18 14:00
5F：→ Leadgen:u, v也要加入list 140.113.96.175 05/18 14:01