作者soheadsome (师大狗鼻哥)
看板Programming
标题[问题] verilog的问题(半作业文)
时间Tue Dec 31 13:25:46 2013
不好意思
就是我有个verilog的作业(跟FSM有关)
我有写好的另外一个版本
但我有想到一个较简短的版本
(用一个counter变数取代多出来的state)
但我实现之後跑模拟
许多脚位会出现undefine的值
我有问教授
教授是说在写一个always去实现counter计数
但我更改code後 还是出现相同的结果
code:
http://paste.ofcode.org/7EkfXEwHss5FH9qX9kwkJC
希望能有大大帮我找出错的部分 谢谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.122.216.61
1F：→ phantasma:你的reset讯号在哪里？ 76.167.224.162 12/31 14:40
2F：推 Mije:加个reset进去 然後reset的时候给初始值 140.115.212.38 12/31 14:52
3F：→ soheadsome:reset是reg还是input? 140.122.216.61 12/31 17:04
4F：→ soheadsome:有点不懂verilog 为什麽要reset? 140.122.216.61 12/31 17:10
5F：→ ludden:去拿面包板把你的电路接出来，就知道了 114.32.242.96 12/31 23:40
6F：推 Leadgen:reset，因为你不知道刚开电路时是什麽状态 42.71.212.107 01/06 19:41
7F：→ lovepy:当你暂存器刚通上电源 里面的数值不一定140.117.167.202 01/25 13:14
8F：→ lovepy:可能会是0也可能会是1 所以必须要主动归零140.117.167.202 01/25 13:15
9F：→ lovepy:那些初始可能为0或1的模拟时就用unknow表示140.117.167.202 01/25 13:17