作者KAINTS (大安Eason哥)
看板Programming
标题[问题] verilog语法问题
时间Fri Mar 7 11:45:35 2014
wire [ 3: 0] read_mux_out;
reg [ 31: 0] readdata;
readdata <= {{{32 - 4}{1'b0}},read_mux_out};
请问一下这是把read_mux_out的4 bits放在readdata 最後四位元
而readdata的前面28 bits都补0的意思吗?
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.112.175.3
1F：推 ptta:yes 122.116.21.160 03/08 19:51
2F：→ KAINTS:3q~~~~ 36.231.234.135 03/09 11:28