作者gecer (gecer)
看板Programming
标题[问题] Verilog @() 疑问
时间Mon May 29 18:26:03 2017
小弟在参考verilog code 绝大多数都是
always @(.....) 有时候会看到
inital
begin
@(...)
end
前面没有带alway 请教这是什麽意思?
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1F：推 JFLung9536: 模拟用的吧 印象中 223.138.25.3 05/29 18:47
2F：→ JFLung9536: 没有就是执行一次 223.138.25.3 05/29 18:48