作者john3030 (空虚的彰师大)
看板comm_and_RF
标题[请益] 制程偏移的考量
时间Wed Aug 23 20:29:02 2006
再模拟电路的时候
使用不同的spice model (TT/ FF/ SS)
TT的时候增益还OK
但是换成SS 增益掉了快一半
请问这样是正常的吗???
怕把下线计画书写完却被评D 就白忙一场罗!
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 163.23.217.163
1F：推 ilovecatch:我觉得正常 但应该可以尽量让ss也符合 140.118.123.33 08/23 20:37
2F：推 obov:一半可能有点多耶 不过主要还是看是什麽架构 69.231.43.107 08/25 00:48